Stap 3: 3e module
module breakout( input clk50, input rota, input rotb, input de, output red, output green, output blue, output hsync, output vsync ); reg clk25_int; always clk50) begin clk25_int <= ~clk25_xx; end wire clk25; BUFG bufg_inst(clk25, clk25_xx); wire [9:0] xpos; wire [9:0] ypos; signal_generator signal_generator_inst(clk25, hsync, vsync, xpos, ypos); game game_inst(clk25, xpos, ypos, rota, rotb,de, red, green, blue); endmodule
In de derde module, worden eerste en tweede modules genoemd. Ook wordt een buffer gebruikt voor clk.
