Stap 2: Hardware beschrijving
•De hardware implementatie van de bovengenoemde sorteeralgoritme bestaat uit de volgende onderdelen: decoders, OR-ing circuit prioriteit encoders (zowel hoog-tot - laag en laag naar hoog) en volgende prioriteit generator circuits. Deze componenten optellen tot het vormen van een combinatorische circuit zoals hieronder getoond in de afbeelding.
•De decoder circuits werkzaam worden gebruikt voor het decoderen van N (k bits) nummers. Voor elk getal slechts één van de decoder zal uitgangen geactiveerd krijgen. Voor verschillende aantallen van N, zal N verschillende decoder regels krijgen geactiveerd
•De OR-ing-schakeling bestaat uit 2k (N-input) of gates (want k bits getallen zijn gebruikt als input voor de sorter). Het ith beetje alle de N-decoder wordt gevoed aan een N input OR poort om het ith bits van het OR-ing-circuit. Alle 2k bits kunnen worden gegenereerd op een vergelijkbare manier. N output lijnen van dit circuit OR-ing zullen hoog (logic 1) overeenkomt met N verschillende nummers.
•Zodra na het verkrijgen van een OR-ed ingangsvideosignaal, bestaande uit 2 k output lijnen, waaruit N lijnen output zijn hoog, prioriteit generatoren worden gebruikt voor het genereren van getallen in een volgorde van decreasing(increasing). De prioriteit encoders hier werkzaam zijn hoog-laag-prioriteit of lage tot hoge prioriteit encoders. De eerste hoge-naar-low en lage tot hoge prioriteit encoders worden gevoed rechtstreeks met de circuits van de OR-ing uitgang, waardoor het genereren van de hoogste en de laagste aantallen tegelijk. Latere prioriteit encoders zijn gevoed uit volgende prioriteit generator-uitvoer.
•De volgende prioriteit generator circuit is een circuit dat elimineert een aantal zodra het is gegenereerd (synoniem voor "gerangschikt"). Dit zorgt ervoor dat de resterende nummers opnieuw prioriteit krijgen en vandaar het bereiken van een hogere prioriteit dan vóór. Dit is bereikt door de eerste decoderen het gegenereerde nummer, dan beetje verstandig als aanvulling op de gedecodeerde output. Dit aangevuld resultaat is en-ed met de oorspronkelijk gegenereerde output van de OR-ed. Op deze manier zal het nummer die in eerste instantie geactiveerd het ith beetje van de decoder-uitgang niet langer doen.
•De hardware genereert alle getallen in een dalende volgorde (van hoog naar laag) die vergelijkbaar is met het verstrekken van rangen.
De verilog-code voor de realisatie van het circuit ontwerp is hierbij gevoegd.
