FPGA projecten geschreven in VHDL of Verilog kunnen gemakkelijk worden aangepast aan de in de Vivado met behulp van tcl (kietelen!) scripts worden uitgevoerd. Terwijl de meeste gebruikers vertrouwd met de standaard grafische user interface (GUI) methode bent van werken in Vivado, werkt het programma op de achtergrond met behulp van het tcl scripttaal. Het doel van dit Instructable moet u tonen hoe te converteren een eenvoudig bestaande FPGA ontwerp in de indeling die is gebruikt door de Digilent op hun GitHub-account, zodat u kunt profiteren van de voordelen die worden geboden door het gebruik van GitHub (versiebeheer, gemak van toegang & bijdrage).
Als u niet bekend bent met het gebruik van de tcl scripts met Digilent projecten, Bekijk dit Instructable voor een kort leerprogramma.
