Stap 3: Klok Divider Module
Onze klok module is bijna dezelfde als degene die in een lab, met uitzondering van een andere frequentie aan ons verstrekt. Het doel van de klok is voorzien van een oscillerende signaal dat een circuit kunt gebruiken. Onze bedoeling was om de klok divider-module gebruiken als een klok die werkelijke seconden geteld. We moesten om te vertragen het oscillerende signaal dat de klok output, wijzigt u de frequentie van de klok om een uitgangssignaal elke seconde.
entity clk_div2 is<br> Port ( clk : in std_logic; sclk : out std_logic); end clk_div2;
architecture my_clk_div of clk_div2 is constant max_count : integer := (50000000); signal tmp_clk : std_logic := '0'; begin my_div: process (clk,tmp_clk) variable div_cnt : integer := 0; begin if (rising_edge(clk)) then if (div_cnt = MAX_COUNT) then tmp_clk <= not tmp_clk; div_cnt := 0; else div_cnt := div_cnt + 1; end if; end if; sclk <= tmp_clk; end process my_div; end my_clk_div;