Stap 2: Circuit Design
In het ontwerp van beide OR en niet poort, gebruikte ik een PNP transistor aan de uitgang. Gebaseerd op ervaring, een PNP transistor heeft een lager Vce(sat) of een minimale collector-emitter verzadiging spanning wanneer bediend, gissing wat... de verzadigde regio. Soms het 0.5V bereikt of zelfs zo laag als 0.05 mV wanneer u sterk de Vbe van de transistor net onder de maximale waarde voor IT BLOWS UP verhoogt. Maar waarom willen we een veel kleinere Vce(sat)? Zodat de output zou vrij dicht bij de Vcc na eerder de genoemde criteria.
In het circuit schematische, de Vbe van de uitvoer PNP transistors zijn gemeten om te worden meer dan 0.73V genoeg om hem te bedienen in het verzadigde gebied. U kunt echter het ontwerp een Vbe van meer dan 1V te duw het verder wijzigen. Net worden voorzichtig niet te verschaffen meer dan 6V sinds als ik mij niet vergis, 6V is de toegestane Vbe te bedienen van de transistor (selectievakje gegevensblad).
Ook vanwege de PNP-configuratie aan de uitgang gaat wanneer de transistor in de licht-donkerscheiding regio, de OUTPUT zo laag als 0V vanwege de weerstand van de 5 K verbonden aan grond opnieuw, na de genoemde criteria.
Nu hoe zit het laden effect? Nou, vanwege de transistor configuratie aan de uitgang, laden effect zou te verwaarlozen en ongeacht de Uitgangslast, de uitgangsspanning nog zou constant omdat het niet het feit verandert dat we de transistor uitgang dwingen voor gebruik bij verzadiging/cut-off en het is voornamelijk afhankelijk van de waarde van de Vbe, niet de weerstand van de uitvoer. Op deze manier kunnen we een willekeurige combinatie van de twee logic-poorten zonder enige compensatie trapsgewijs op de terminals van het input- en output van elke fase/poort.
