Leren Verilog: Een korte Tutorial-serie over digitale elektronica ontwerp met FPGA en Verilog HDL (4 / 21 stap)

Stap 4: De "tijdschaal"

Deze code is een compilerinstructie waarmee de "referentie-time" (in dit geval 1ns) en de "precisie t─│d" (in dit geval 1ps) worden ingesteld. In circuits die u daadwerkelijk uit te op je board ontwerp voeren zal, is tijdschaal niet dat belangrijk is als de FPGA kan niet ten uitvoer specifieke poort vertragingen of andere manipulaties van tijd leggen. Maar voor simulaties deze lijn is zeer belangrijk.

Later vindt u uit dat we poort vertragingen hebben het systeem "wait" een bepaalde hoeveelheid tijd alvorens het verandert voorwaarden te vinden glitches kunt simuleren. De "referentie-tijd" is wat je kunt bedenken als standaardeenheid: als u een tijdvertraging moest (dit zal worden toegelicht in een latere module) van "#5", de compiler wordt standaard 5 nanoseconden code. Voor simulatie doeleinden, de nauwkeurigste kun je wordt gedicteerd door de "precisie tijd," in dit geval picosecond resolutie.