Stap 2: Lane instantiëren
In deze stap van onze VHDL-module die we moesten maken van de verschillende doorgangen voor de belemmeringen aanwezig te zijn. We gebruikt game_clock en obst_in uit de vorige module "spel logica" tot de "inputs" in deze nieuwe entiteit. Ook met dode en reset als ingangen, een vermogen zullen aanwezig zijn genaamd lane_out. Binnen de architectuur van deze module een begin lane met geen obstakels 32 bits breed wordt gebruikt.
Een proces genaamd "shift" vervolgens met een lijst van de gevoeligheid met inbegrip van game_clock, obst_in, dode en reset wordt toegepast. Door middel van een if/else verklaring blijkt wel of niet te verschuiven van het obstakel. Echter als reset of dood hoog zijn, gaat vervolgens de baan terug naar de oorspronkelijke status van alle 0's voor de 32 bits.
