Stap 1: Implementeren van het Circuit in Verilog
In dit project gaan we uit te voeren van een circuit in Verilog en simuleren, rekening houden met vertraging. Het circuit schematisch is weergegeven in Fig. 1 hierboven, en de vertraging van elke poort is gemarkeerd in het rood.
Het circuit neemt drie ingangen (A, B, C) en een uitgang (X), dus de verklaring van de module als volgt gaat:
1 module () CombCirc
2 ingang A,
3 input B,
4 ingang C,
5 uitvoer X
6);
7
8 / / Beschrijving circuit
9
10 endmodule
Als we nodig hebben om te vertellen van de hulpprogramma's over de vertraging van elk van de poorten, zullen we de naam van elke interne draad definiëren.
1 draad N1, N2, N3;
We beschrijven nu elke poort in het circuit één voor één.
1 / / en poort met 1ns vertraging
2 toewijzen #1 N1 = A & B;
3 / / niet Gate met 1ns vertraging
4 toewijzen #1 N2 = ~ B;
5 / / en poort met 1ns vertragen
6 toewijzen #1 N3 = N2 & C;
7 / / or-poort met 1ns vertragen
8 toewijzen #1 X = N1 | N3;
Dus de Verilog-bestand met een beschrijving van het circuit, met vertraging informatie en tijdschaal voor elke vertraging van elke poort, ziet er als volgt uit:
1 ' tijdschaal 1ns / 1ps
2 module CombCirc)
3 input A,
4 input B,
5 ingang C,
6 uitvoer X
7);
8
9 draad N1, N2, N3;
10
11 / / en poort met 1ns vertraging
12 toewijzen #1 N1 = A & B;
13 / / niet Gate met 1ns vertraging
14 toewijzen #1 N2 = ~ B;
15 / / en poort met 1ns vertragen
16 #1 N3 toewijzen = N2 & C;
17 / / or-poort met 1ns vertragen
18 toewijst #1 X = N1 | N3;
19
20 endmodule
