Stap 7: Uitgang - ontwerp CDMA en blok deel 2
Dus, ons plan is om programma de CDMA van de PS via een AXI LITE interface te lezen 4 rijen van het beeld van de DDR RAM via de HP0 poort en schrijven ze naar de BRAM in de PL met behulp van een AXI BRAM Controller IP (dit IP wordt gebruikt voor het vertalen tussen de AXI Master-interface van de CDMA en de Interface van BRAM). Zodra de rijen in de BRAM kunnen zij gemakkelijk rood door onze HDMI-controller en weergegeven. De vangst is dat we van de CPU een interrupt voorzien moeten nadat we klaar met deze 4 rijen bent te herprogrammeren van de CDMA om over te brengen van de volgende rijen. We moeten ook zorgen voor een extra interrupt voor het einde van de afbeelding zodat de afbeelding correct wordt uitgelijnd. We moeten deze functionaliteit toevoegen aan de HDMI-controller en het pakket in een IP voor makkelijker gebruik in onze blokontwerp.
De interrupts gegenereerd in onze HDMI-Controller zal worden aangesloten op de IRQ_F2P gedeelde interrupts van de PS (u kunt meer lezen over onderbreekt in hoofdstuk 7 van de Zynq technische handleiding hier http://goo.gl/nEQrBv ).
Ook zullen we aan het vergroten van de FCLK_CLK0. Dit is de klok voor alle de AXI IP's in onze blokontwerp. Dit is de klok gebruikt om te schrijven naar de BRAM, dus we willen het sneller te zijn dan de klok die van het leest (de pixel klok = 148,5 Mhz). We zullen vaker tot een veilige 250Mhz.
We moeten om te berekenen hoeveel BRAM zullen we nodig hebben. Er zullen 4 rijen tegelijk in de BRAM dus 4 rijen * 1920 pixels * 3 kleur kanalen = 23040 Bytes. We kunnen vervolgens de adres-Editor gebruiken in Vivado de BRAM grootte instellen tot 32KB.
Met alle hardwareconfiguratie gedaan we zullen overgaan tot het deel van de software
